面向大规模卷积计算的多忆阻器阵列互连结构设计

TN492; 针对现有多忆阻器阵列集成架构中存在的数据加载、读出效率低以及阵列协同灵活性差等问题,提出一种高效率、高灵活度的阵列互连架构.该架构所采用的数据加载策略支持多种权重映射模式下的数据复用,减少了片外数据访存需求;所采用的计算结果读出网络支持多个处理单元灵活组合实现不同规模卷积运算,以及计算结果的快速累加读出,进而提升了芯片灵活性和整体算力.在NeuroSim仿真平台上运行VGG-8 网络进行的仿真实验表明,与MAX2神经网络加速器相比,在仅增加 6%面积开销的情况下,取得了146%的处理速度提升....

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Published in国防科技大学学报 Vol. 45; no. 5; pp. 222 - 230
Main Authors 唐励勤, 刁节涛, 陈长林, 骆畅航, 刘彪, 刘思彤, 张宇飞, 王琴
Format Journal Article
LanguageChinese
Published 国防科技大学 电子科学学院,湖南 长沙 410073 01.10.2023
Subjects
卷积运算
multi array interconnection
memristor
convolutional operation
neural network accelerator
多阵列互连
忆阻器
神经网络加速器
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ISSN1001-2486
DOI10.11887/j.cn.202305026

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Summary:TN492; 针对现有多忆阻器阵列集成架构中存在的数据加载、读出效率低以及阵列协同灵活性差等问题,提出一种高效率、高灵活度的阵列互连架构.该架构所采用的数据加载策略支持多种权重映射模式下的数据复用,减少了片外数据访存需求;所采用的计算结果读出网络支持多个处理单元灵活组合实现不同规模卷积运算,以及计算结果的快速累加读出,进而提升了芯片灵活性和整体算力.在NeuroSim仿真平台上运行VGG-8 网络进行的仿真实验表明,与MAX2神经网络加速器相比,在仅增加 6%面积开销的情况下,取得了146%的处理速度提升.
ISSN:1001-2486
DOI:10.11887/j.cn.202305026